(19)国家知识产权局 (12)发明 专利申请 (10)申请公布号 (43)申请公布日 (21)申请 号 202210621256.9 (22)申请日 2022.06.01 (71)申请人 广州市保伦电子有限公司 地址 510000 广东省广州市番禺区钟村街 创源路19号 (72)发明人 韦纯　杨光阳　张常华　朱正辉　 赵定金　 (74)专利代理 机构 广州君咨知识产权代理有限 公司 44437 专利代理师 谭启斌 (51)Int.Cl. H04N 21/235(2011.01) H04N 21/462(2011.01) H04N 21/647(2011.01) H04N 7/18(2006.01) (54)发明名称 一种基于serdes通道的视频数据传输校验 方法 (57)摘要 本发明公开一种基于serdes通道的视频数 据传输校验方法， 包括如下步骤： 步骤1： 在场后 肩嵌入视频数据的行数信息， 在行后肩嵌入视频 数据的视频宽度信息， 将嵌入有行数信息、 视频 宽度信息、 控制信号的视频数据作为带控制信号 的视频数据； 步骤2： 从紧接于第一K码之后的数 据中读取出行数信息a， 从紧接于第三K码之后的 数据中读取出视频宽度信息b， 统计出视频宽度 和行数信息， 统计计算出的视频宽度和行数分别 记为视频宽度b ’、 行数信息a ’， 若a和a’一致且b 和b’一致， 则视为视频数据层传输 无误， 否则， 视 为视频数据传输有误。 本发明与视频数据本身的 耦合度低， 可 以容忍一定范围内的误码， 并且效 果高效。 权利要求书1页 说明书4页 附图1页 CN 115022682 A 2022.09.06 CN 115022682 A 1.一种基于serdes通道的视频 数据传输校验方法， 其特 征在于， 包括如下步骤： 步骤1： 在发送端将控制信号嵌入在视频数据中， 控制信号包括VS、 HS、 DE、 CLK 四路控制 信号， VS控制 信号为帧 同步信号， HS控制 信号为行同步信号， DE为有效数据选通信号， CLK为 时钟信号， 其中， VS拉高时用第一K码表 示， VS拉低时用第二K码表 示， HS拉高时用第三K码表 示， 第一K码至第三K码相异， 在场后肩嵌入视频数据的行数信息， 在行后肩嵌入视频数据的视频宽度信息， 场后肩 是指在VS信号拉高瞬间代表视频帧开始到正常传输视频帧的时间段， 行后肩是指 HS信号拉 高瞬间代表视频帧开始到正常传输 视频帧的时间段， 将嵌入有行数信 息、 视频宽度信息、 控制信号的视频数据作为带控制信号的视频数据， 将带控制信号的视频 数据通过serdes通道发送给接收端， 步骤2： 接收端通过serdes通道接收来自发送端发送过来的带控制信号的视频数据， 并 从接收到的第一K码后， 从紧接于第一K码之后的数据中读取出行数信息， 读取出的行数信 息记为行数信息a， 从接收到的第三K码后， 从紧接于第三K码之后的数据中读取出视频宽度 信息， 读取 出的视频宽度信息记为视频宽度信息b， 同步地， 还从接收到带控制信号的视频数据统计出视频宽度和行数信息， 统计计算出 的视频宽度记为视频宽度b ’， 统计计算出的行 数记为行 数信息a’， 比较a和a ’， 以及b和b ’， 若a和a’一致且b和b ’一致， 则视为视频数据层传输无误， 否则， 视为视频 数据传输有误。 2.根据权利 要求1所述的基于serdes通道的视频数据传输校验方法， 其特征在于， 应用 于FPGA平台， FPGA平台包括发送端和接收端， 发送端和接收端均各自包括一个serdes收发 器， 发送端的serdes收发器到接收端的serdes收发器之间的传输链路为serdes通道， 发送 端为输入卡， 接收端为输出卡。 3.根据权利 要求1所述的基于serdes通道的视频数据传输校验方法， 其特征在于， 第一 K码用0xE1BC表示， 第二K码用0xD2BC表示， 第三K码用0xF 7F7表示。 4.根据权利 要求1所述的基于serdes通道的视频数据传输校验方法， 其特征在于， 将行 数信息信息拼接在紧邻第一K码之后作为在场后肩嵌入视频数据的行数信息， 将视频宽度 信息拼接在紧邻第三K码拼之后作为在行后肩嵌入视频 数据的视频宽度信息 。 5.根据权利 要求1所述的基于serdes通道的视频数据传输校验方法， 其特征在于， 在步 骤2中， 读取 出的行数信息和视频宽度信息分别进行缓存。 6.根据权利 要求1所述的基于serdes通道的视频数据传输校验方法， 其特征在于， 在两 个相邻0xF7F7之间的视频长度作为所述视频宽度b ’， 在两个相邻的K码0xE1BC之间为一个 视频帧的周期内统计出0xF 7F7个数作为行 数信息a’。权　利　要　求　书 1/1 页 2 CN 115022682 A 2一种基于serdes 通道的视频数据传输校验方 法 技术领域 [0001]本发明涉及视频图像数据传 输技术领域， 具体涉及一种基于serdes通道的视频数 据传输校验方法。 背景技术 [0002]对于视频数据来说， 其传输数据量通常较大， 通常需要高速传输， 为了视频数据的 高速传输， 很多场景以及平台会采用serds通道实现。 例如， 目前很多的视频矩阵会基于 FPGA实现， 在FGPA实现视频矩阵传输的框架系统中， 通常包括输入卡、 主机和输出卡三步 法， 输入卡输入的视频信号经编码后由serdes收发器发送给主机， 主机在将视频信号发送 给输出卡的serdes收发器， 从而在输入卡和输出卡之间通过serdes通道实现了高速的视频 数据传输。 为了保证输出卡能够正确接收到来自输入卡的视频信号， 通常需要在输出卡(即 接收端)需要进行视频校验， 若校验不一致， 则意味着接 收到的视频信号有误， 需要重发或 其他处理， 以保证接收到的视频 数据正常。 [0003]为了实现视频数据的校验， 目标较为广泛的检测方法通常采用采用CRC校验， 但 CRC校验对数据本身(即视频数据)的耦合度较高， 这意味着哪怕有一个像素点出现误差而 导致的校验不一致(失败)， 则也视为传输错误， 需要重发。 但对视频而言， 通常某一 帧图像 中出现一个像素点(或者极少数的像素点)并不会对肉眼观看视频/图像产生视觉上的干 扰， 这种轻微误差完全在可容忍的范围之内， 不应该视为传输错误。 可见， 像与视频数据本 身具有较高耦合度的CRC等校验方法并不 适合。 发明内容 [0004]针对现有技术的不足， 本 发明的目的提供一种基于serdes通道的视频数据传输校 验方法， 其能够解决背景技 术描述到的现有技 术存在的问题。 [0005]实现本发明的目的的技术方案为： 一种基于serdes通道的视频数据传输校验方 法， 包括如下步骤： [0006]步骤1： 在发送端将控制信号嵌入在视频数据中， 控制信号包括VS、 HS、 DE、 CLK四路 控制信号， VS控制信号为帧同步信号， HS控制信号为行同步信号， DE为有效数据选通信号， CLK为时钟信号， 其中， VS拉高时用第一K码表 示， VS拉低时用第二K码表 示， HS拉高时用第三 K码表示， 第一K码至第三K码相异， [0007]在场后肩嵌入视频数据的行数信息， 在行后肩嵌入视频数据的视频宽度信息， 场 后肩是指在VS信号拉高瞬间代表视频帧开始到正常传输视频帧的时间段， 行后肩是指 HS信 号拉高瞬 间代表视频帧开始到正常传输 视频帧的时间段， [0008]将嵌入有行数信息、 视频宽度信息、 控制信号的视频数据作为带控制信号的视频 数据， 将带控制信号的视频 数据通过serdes通道发送给接收端， [0009]步骤2： 接收端通过serdes通道接收来自发送端发送过来 的带控制信号 的视频数 据， 并从接收到的第一K码后， 从紧接于第一K码之后的数据中读取出行数信息， 读取出的行说　明　书 1/4 页 3 CN 115022682 A 3